La tecnologia floating gate Mosfet impiegata ancora oggi memorizza l’informazione negli elettroni presenti all’interno del gate metallico del transistor che costituisce la singola cella di archiviazione. La tecnologia V-Nand (Vertical Nand) introdotta da Samsung nel corso del 2013 abbandona questo approccio per adottare quello proprietario denominato Ctf (Charge Trap Flash): in questo caso l’informazione è immagazzinata all’interno dello strato isolante tra il canale conduttivo e il gate, invece che in quest’ultimo. Questo approccio permette di ottenere una maggiore resistenza ai cicli di programmazione della cella e permette anche una riduzione delle dimensioni della cella stessa.
La novità della tecnologia V-Nand va però oltre a questa differenza, perché a cambiare è anche la struttura vera e propria della cella che da planare diventa a sviluppo tridimensionale: il canale del transistor da planare diventa cilindrico e lo strato di isolante lo circonda in modo completo, così come il gate che a sua volta circonda esternamente lo strato isolante; in pratica ogni singola cella passa da una struttura a piani sovrapposti a una che utilizza strutture cilindriche concentriche.
Questo permette di aumentare la superficie di contatto tra i diversi livelli, di diminuire l’energia necessaria ad attivare la cella stessa e di incrementare lo spazio che immagazzina le cariche elettriche con il risultato di migliorare sia la resistenza sia le prestazioni di ogni singola cella. La particolare struttura consente inoltre di adottare un nuovo metodo di impacchettamento delle celle: grazie alla struttura cilindrica è possibile impilare più strati – un po’ come infilare delle perline in un filo – delle nuove celle con il vantaggio di poter incrementare la densità a parità di superficie in pianta del chip di silicio; ogni serie di 32 celle ha infatti uno sviluppo verticale rispetto al piano del die in silicio, da qui la denominazione di Nand verticale.
Un vantaggio collaterale di questa soluzione è di permettere l’utilizzo di una tecnologia produttiva meno spinta – superiore ai 30 nanometri invece di quella a 20 nanometri – garantendo al tempo stesso una maggiore capacità a parità di superficie planare rispetto alle memorie Nand Mlc (Multi Layer Cell) di tipo classico. L’utilizzo di un processo produttivo meno spinto garantisce parametri operativi più rilassati, tanto che le celle 3D Ctf Nand a 30 nanometri sopportano 35.000 cicli di programmazione/cancellazione contro gli attuali 3.000 cicli permessi dalle memorie Mlc Nand prodotte con tecnologia a 19 o 20 nanometri.
Michele Braga